[SystemVerilog] sobre l'entrada en el biaix de rellotge bloc

[reasly]

Hola, tinc una pregunta sobre el bloc a l'hora en SystemVerilog. D'acord amb IEEE 1800-2005, la "entrada de biaix" especifica el temps entre el punt de mostreig i la vora del rellotge. He provat el següent codi:

 `calendari 1ns/1ps interfície d'if_dut (entrada lògica clk), la lògica [05:00] comptador; RST lògica, d'entrada per defecte # # 1ns 1ns de sortida;; rellotge cb @ (negedge clk) d'entrada # 1ns contra, i la sortida # 1ns RST; my_module endclocking mòdul de endinterface (entrada CLK, la sortida de [05:00] taulell d'entrada RST), reg [05:00] CNT; inicial cnt = 0; assignar comptador = cnt; sempre @ ( negedge clk) if (RST) cnt