Synthesizeable codi VHDL o no, si us plau, ajudeu-me

[mawais]

Hi! Sóc nou en VHDL, vull saber que és el següent fragment de codi synthesizeable o no del procés (x) començar if ('esdeveniment i x = '0' x) llavors ..... .... determinar si, procés final, on x és qualsevol senyal o entrada que no sigui el rellotge. Estic perticularly referint-se a la declaració d'esdeveniment que és possible un procés syntesize trigreed vora de forma asíncrona en un maquinari en temps real. Estic usant Xilinx ISE 10.1. Pot algú dir com saber mitjançant aquest programari el que una part o la declaració no és synthesizeable. Gràcies per endavant. best regards, Muhammad Awais

 

[kvingle]

Sí Vostè pot fer això. Encara que no és recomanable, però és sintetitzable. En ISE vostè pot comprovar informe de síntesi per comprovar el que es sintetitza a partir del codi. Una altra forma és buscar en l'esquema RTL després de la síntesi.