Sobre el canvi de nivell de la lògica en DDR SDRAM

[EDA_hg81]

D'acord al full de SDRAM DDR de Micron, el nivell de la lògica de CKE serà canviat de LVCMOS baixa a SSTL 2 d'alta durant la inicialització del sistema.

Com puc fer-ho a la programació de FPGA.

Gràcies

 

[Iouri]

cal assignar-E
/ S estàndard a l'arxiu de North (suposo que vostè està utilitzant Xilinx)

 

[EDA_hg81]

Sé que he de cedir massa en l'arxiu de la UCF.

però Com puc canviar el nivell de la lògica durant l'operació de TkBellExe a SSTL_2?

 

[Iouri]

només hi ha dos nivells lògics alts i baixos, tot el que necessites per fer-ho sol interruptor de baix a alt, perquè està fent això durant la fase d'inicialització que en realitat no importa de quina norma és que, en la mesura en què dins dels límits de 2,5 V sent lògic alt

 

[EDA_hg81]

Gràcies.

Em vaig quedar més confiança.