K
kzirshan
Guest
hic estic treballant en projecte de AES Encriptador, he dissenyat nucli de RTL del cifrador AES en Verilog HDL i CHKD seva validesa mitjançant la simulació d'ella, ara estic interessat per comprovar la resposta de la central per configurar la FPGA i una interfície FPGA a la PC. El PC enviarà dades a la FPGA FPGA realitzar el xifrat i enviar de tornada al PC ...... seva ajuda és necessària per connectar el PC amb la FPGA per a la comunicació, si us plau que m'ajudi en aquest sentit, suggereixen alguns documents, adreces web o llibre, que em pot ajudar en aquest sentit. fa a kzirshan