K
koggestone
Guest
Aquest missatge té respostes a les preguntes de l'entrevista en el següent fil
ftopic331075.htmlAixí que si us plau llegir per sobre de fil, o abans de llegir aquest fil.
-------------------------------------------------- -----------
1) Com Temp augmenta,
Disminueix la mobilitat,
per tant, dinàmica actual (Ion) disminueix
per tant digitals portes córrer més lent a temperatures més altes
Com Temp augments,
Vt (Llindar de tensió) Disminueix,
Corrent de fuga, per tant, (Ioff) augmenta
Les fuites, per tant, augmenta la potència a altes temperatures
Com a nota, l'equació és d'ió de
Ion = una.mobilitat.(Vgs-VT) ^ b
nota que, com els augments de temperatura,
- Disminueix la mobilitat, que tracta de disminució de ions
- Vatua disminueix,
el que intenta augmentar Ion
però l'efecte combinat de manera eficaç i, per tant, disminució de ions digitals portes corre més lent a alta temperatura.
Però amb els nous processos com el 45nm, on
s'està convertint en Vdd nominal inferior, i la gent estan sent més agressives per reduir encara més Vdd per estalviar energia, l'efecte de Vatua és més gran que la mobilitat d'ions, per tant, a altes temperatures, les portes
s'estan executant digitals més ràpid!.de manera que el seu nivell de cèl lules caracteritzades per diverses biblioteques de les temperatures i l'ús apropiat de la seva cantonada STA executa en funció de la tensió específica en la qual el bloc s'executa.
-----------
2) Verdader
però amb el procés més recent com 45nm, i amb un menor que Vdd procés recomanat Vdd nominal, de baixa temperatura (o 0C-40c) és el pitjor dels casos la cantonada en comptes de les tradicionals d'alta temperatura (110 quater o 125c).
referir-se a la resposta de 1) anterior per obtenir més explicacions.
-----------
3) És cert
----------
4) Verdader
----------
5) Pros - Porta dels retards més ràpid
(TOX ja que disminueix, augmenta Cox, Ion, per tant, augments, disminucions, per tant, porta de demora)
Contres - Major Puerta de fuites i problemes de confiabilitat
per lluitar contra la porta de les fuites,
el futur d'Intel processos d'alt-K.
ja que és proporcional a la COX K / TOX, augmentar o Cox pot augmentar K
TOX decreixent, per tant, la seva porta és la disminució de fuites.
----------
6) Tclk> Tclktoq Tlogic Tsetup Tskew Tjitter
Tclktoq Tlogic - Tskew> Thold
clau que cal tenir en compte les equacions de dalt
a) una vegada que el silici torna, si tenen temps de la instal lació o problema, o can
augmentar el període de rellotge (Tclk) per solucionar-, mentre que si es tenen o
problema de temps,
és un problema més greu i o necessitarà una nova
fixar tapeout metall.
b) PLL jitter (Tjitter) no
s'utilitza en holdtime equació, ia celebrar
temps violació es basa en el mateix vora de rellotge.(mentre que el temps de configuració
vioation depèn de 2 consecutius rellotge vores)
c) equaitons han rellotge en esbiaixar pessimista direccions.U pot exercir
amb al voltant de rellotge es dobla obtenir més marge pel biaix en
favorable per a reduir la violació.
d) d'equacions anteriors, o pot respondre a preguntes com
"Com fixar o violacions d'instal lació?"(Més ràpid flop, flop "amb menys temps d'instal lació, menor lògica entre flops, etc ...)
"Com fixar o violacions celebrar?"(És a dir, l'ús mindelay fracàs amb el fracàs més gran per q el rellotge, etc ...)
----------
7) Potència dinàmica = alfa * C * V ^ 2 * f
(en realitat, el terme V ^ 2 és Vdd Vswing *)
a fi de disminuir el poder dinàmic de
a) disminució alfa (factor d'activitat) - rellotge commutar, commutar dades,
la reducció de alternar diferents nodes nodes especialment alta capacitat, etc ...
b) disminució C (Capacitancia) - pas a nous processos (com 45nm), portes més petites, més petits cables, ...
c) disminució V -
la nota que el poder depèn de la plaça de V.Per tant, o obtenir major explosió d'un dòlar per la disminució de Vdd.per tant, operar els blocs hi ha prou marge de moment amb una menor tensió de subministrament (les illes de tensió, ...), sota la lògica d'oscil lació, etc ...
d) disminució f - operar els blocs hi ha prou marge de calendari amb freqüències de rellotge més baixes (de múltiples dominis de rellotge, ...), etc ...
e) o pot utilitzar freqüències de tensió dinàmica Escala (DVFS), per jugar amb el voltatge i la freqüència junts.
---------
8) t = porta demora C.DeltaV / I
(DeltaV és l'oscil lació de voltatge)
per disminuir la porta demora (t)
a) reducció C - reduir la producció de càrrega (fanout), com a procés de 45nm nous, etc ...
b) disminució DeltaV - reduir l'oscil lació de tensió, etc ...
c) Augment I - transistors més gran (més gran W), menor L, etc ...
nota que la reducció nominal Vdd procés que augmenta la porta Vdd demora bcoz
- DeltaV descensos proporcionals a Vdd, per tant, no tracta de disminuir
- Jo a la disminució proporcional (Vdd-VT) ^ a, on a és entre 1 i 2, per tant, tracta de no augmentar
l'efecte combinat d'augment de t, és a dir, la porta major demora.-------------------------------------------------- ---------
Última edició per koggestone el 17 d'octubre 2008 13:30, editat 18 vegades en total
ftopic331075.htmlAixí que si us plau llegir per sobre de fil, o abans de llegir aquest fil.
-------------------------------------------------- -----------
1) Com Temp augmenta,
Disminueix la mobilitat,
per tant, dinàmica actual (Ion) disminueix
per tant digitals portes córrer més lent a temperatures més altes
Com Temp augments,
Vt (Llindar de tensió) Disminueix,
Corrent de fuga, per tant, (Ioff) augmenta
Les fuites, per tant, augmenta la potència a altes temperatures
Com a nota, l'equació és d'ió de
Ion = una.mobilitat.(Vgs-VT) ^ b
nota que, com els augments de temperatura,
- Disminueix la mobilitat, que tracta de disminució de ions
- Vatua disminueix,
el que intenta augmentar Ion
però l'efecte combinat de manera eficaç i, per tant, disminució de ions digitals portes corre més lent a alta temperatura.
Però amb els nous processos com el 45nm, on
s'està convertint en Vdd nominal inferior, i la gent estan sent més agressives per reduir encara més Vdd per estalviar energia, l'efecte de Vatua és més gran que la mobilitat d'ions, per tant, a altes temperatures, les portes
s'estan executant digitals més ràpid!.de manera que el seu nivell de cèl lules caracteritzades per diverses biblioteques de les temperatures i l'ús apropiat de la seva cantonada STA executa en funció de la tensió específica en la qual el bloc s'executa.
-----------
2) Verdader
però amb el procés més recent com 45nm, i amb un menor que Vdd procés recomanat Vdd nominal, de baixa temperatura (o 0C-40c) és el pitjor dels casos la cantonada en comptes de les tradicionals d'alta temperatura (110 quater o 125c).
referir-se a la resposta de 1) anterior per obtenir més explicacions.
-----------
3) És cert
----------
4) Verdader
----------
5) Pros - Porta dels retards més ràpid
(TOX ja que disminueix, augmenta Cox, Ion, per tant, augments, disminucions, per tant, porta de demora)
Contres - Major Puerta de fuites i problemes de confiabilitat
per lluitar contra la porta de les fuites,
el futur d'Intel processos d'alt-K.
ja que és proporcional a la COX K / TOX, augmentar o Cox pot augmentar K
TOX decreixent, per tant, la seva porta és la disminució de fuites.
----------
6) Tclk> Tclktoq Tlogic Tsetup Tskew Tjitter
Tclktoq Tlogic - Tskew> Thold
clau que cal tenir en compte les equacions de dalt
a) una vegada que el silici torna, si tenen temps de la instal lació o problema, o can
augmentar el període de rellotge (Tclk) per solucionar-, mentre que si es tenen o
problema de temps,
és un problema més greu i o necessitarà una nova
fixar tapeout metall.
b) PLL jitter (Tjitter) no
s'utilitza en holdtime equació, ia celebrar
temps violació es basa en el mateix vora de rellotge.(mentre que el temps de configuració
vioation depèn de 2 consecutius rellotge vores)
c) equaitons han rellotge en esbiaixar pessimista direccions.U pot exercir
amb al voltant de rellotge es dobla obtenir més marge pel biaix en
favorable per a reduir la violació.
d) d'equacions anteriors, o pot respondre a preguntes com
"Com fixar o violacions d'instal lació?"(Més ràpid flop, flop "amb menys temps d'instal lació, menor lògica entre flops, etc ...)
"Com fixar o violacions celebrar?"(És a dir, l'ús mindelay fracàs amb el fracàs més gran per q el rellotge, etc ...)
----------
7) Potència dinàmica = alfa * C * V ^ 2 * f
(en realitat, el terme V ^ 2 és Vdd Vswing *)
a fi de disminuir el poder dinàmic de
a) disminució alfa (factor d'activitat) - rellotge commutar, commutar dades,
la reducció de alternar diferents nodes nodes especialment alta capacitat, etc ...
b) disminució C (Capacitancia) - pas a nous processos (com 45nm), portes més petites, més petits cables, ...
c) disminució V -
la nota que el poder depèn de la plaça de V.Per tant, o obtenir major explosió d'un dòlar per la disminució de Vdd.per tant, operar els blocs hi ha prou marge de moment amb una menor tensió de subministrament (les illes de tensió, ...), sota la lògica d'oscil lació, etc ...
d) disminució f - operar els blocs hi ha prou marge de calendari amb freqüències de rellotge més baixes (de múltiples dominis de rellotge, ...), etc ...
e) o pot utilitzar freqüències de tensió dinàmica Escala (DVFS), per jugar amb el voltatge i la freqüència junts.
---------
8) t = porta demora C.DeltaV / I
(DeltaV és l'oscil lació de voltatge)
per disminuir la porta demora (t)
a) reducció C - reduir la producció de càrrega (fanout), com a procés de 45nm nous, etc ...
b) disminució DeltaV - reduir l'oscil lació de tensió, etc ...
c) Augment I - transistors més gran (més gran W), menor L, etc ...
nota que la reducció nominal Vdd procés que augmenta la porta Vdd demora bcoz
- DeltaV descensos proporcionals a Vdd, per tant, no tracta de disminuir
- Jo a la disminució proporcional (Vdd-VT) ^ a, on a és entre 1 i 2, per tant, tracta de no augmentar
l'efecte combinat d'augment de t, és a dir, la porta major demora.-------------------------------------------------- ---------
Última edició per koggestone el 17 d'octubre 2008 13:30, editat 18 vegades en total