S
shady205
Guest
Hola amics ..! Tinc alguns dubtes pel que fa a DAC. He de dissenyar un DAC de 8 bits en paral lel d'entrada. En l'especificació se m'ha donat el cicle d'actualització de 10 Hz a 1 Hz, el senyal d'entrada CLK és 0.1MHz, i el control de la freqüència del CAD lògica CLK com 0.1MHz. Com aquest senyal és diferent de mostreig del senyal. Pot algú dir-me com es relacionen entre si no ... digues-me com es relaciona amb altres paràmetres com la potència DNL INL ..... Qualsevol paràmetre .. Gràcies per endavant Shady205