J
jayh
Guest
Hola, jo no sé molt sobre la simulació de barreja de senyal (única experiència en el digital ASIC). un disseny de SOC amb un circuit de lògica digital i analògica IP. un pla per fer una simulació de senyal de la mescla. circuit digital (netlist i SDF), amb ncverilog i el circuit analògic amb Spectre (cadència AMS). Quin és el flux estàndard de la simulació SOC senyal de la mescla? és aquest pla d'acord? més, hi ha alguna necessitat de la cèl · lula lib ASIC amb el virtuós (Verilog importació)? cap experiència més per compartir amb mi sobre aquest cas? THX.