Problema amb verifault-xl

[eda4you]

Hola! Em follwing problema: Si començo a utilitzar per simular verifault-XL amb el medi després de les advertències: "Són Omissió estrangera VERIFAULT-XL tasca: $ fs_modell [Verilog-SFTFN]" i Stopps de simulació. : Cry: i jo no sé per què. Simulació en cas contrari del normal funciona bé, així com l'ús de verifault-XL a través de la shell. : (Tingut a algú de vostès el mateix problema i no algú que sap com superar a ningú gràcies per les contribucions constructives?

 

[maxsnail]

Hola, Verifault utilitza per fer el que, simulació de falles per als patrons de provador?? Em pot donar alguna respecte a la informació, Caragol

 

[eda4you]

Es genera vectors de prova digital de diversos errors agrada enganxat a 0, .... Lamentablement, el desenvolupament ha estat detingut per la cadència i no saben que tenen un substiute. El paquet de la nova universitat té un munt d'eines inthere nou. He de fer una ullada a i li informarà si vols.

 

[maxsnail]

ok, he utilitzat Synopsys TetraMax ATPG per fer això, és una eina de gran abast, seu visor especial esquemàtica / depurador