Problema amb la definició del port de Inout en VHDL

[Vonn]

Hola a tots, estic escrivint el codi VHDL per conduir un xip programable. El meu problema és que quan jo defineixo el port de la Inout synthiezer obligar-lo a sortir del port. L'única manera de fer entendre que es tracta d'una Inout que ha de carregar per 'Z' en el codi ... Els meus questionis, és que l'única solució?

 

[mountain]

No és el meu problema també. Quan ús InOut en Max + Plus II 10.2, Compilying està bé, però la simulació de l'onatge no pot reconèixer el port. Vaig a publicar la meva font de la junta.

 

[mc&fpga]

Xilinx ISE de programari no hi ha aquest problema, però crec que aquest problema no és de software.can d'explicar més, enviar els codis.

 

[davorin]

Bé ... com la definició d'INOUT no té sentit que té un passador de tres estats (o, per un pin de sortida de només requerir informació també cal declarar com INOUT ... així que si vostè realment necessita un pin bidireccional del que necessita utilitzar 'Z'assignment per al codi de sortida (o, No hi ha res estrany aquí ...

 

[omara007]

Suposo que una de les regles de reeducació pel treball no és per utilitzar els ports inout ...

 

[Husoo]

Sinopsi FPGA expressa pot amb excepció de: un petit esquelet, si vols un bus bidireccional / port: FPGA entitat és port (... autobús: INOUT std_logic_vector (n downto 0); rd_neg: en std_logic; ...); FPGA final, l'arquitectura fpga_arch de la FPGA és - els senyals dels registres interns Busin: std_logic_vector (n downto 0); busout: std_logic_vector (n downto 0); .... Busin

 

[mountain]

El meu problema i el codi aquí:. http :/ / edaboard.com/ftopic79757.html

 

[mountain]

[Quote = Husoo] sinopsi expressa FPGA pot amb excepció de: un petit esquelet, si vols un bus bidireccional / port: FPGA entitat és port (... autobús: INOUT std_logic_vector (n downto 0); rd_neg: en std_logic; ...) ; finals FPGA; fpga_arch arquitectura de la FPGA és - els senyals dels registres interns Busin: std_logic_vector (n downto 0); busout: std_logic_vector (n downto 0); .... Busin

 

[hoangthanhtung]

Es pot buscar a xess.com. En aquest lloc, hi ha molts exemples sobre la interfície de la CPLD o FPGA, amb un microcontrolador. Aquest codi ha estat escrit per VHDL que es basi en programari de Xilinx Fundació per a la universitat però vostè pot canviar a ISE 6/2

 

[mountain]

Gràcies. La meva font es compila bé, però li fa vergonya en la simulació només. Per què?

 

[yerics]

[Quote = omara007] Crec que una de les regles de reeducació pel treball no és per utilitzar els ports inout ... [/quote] Jo no ho crec, per exemple, bus de dades és bidireccional en general

 

[delay]

Inout ports són dolents per al disseny de heirarchal. Intenta utilitzant tampó o decalare el port com amb un senyal intermèdia que pot ser tristated també. delay (retard per la tecnologia)