Y
yourcheers
Guest
Hola, estic tenint problema pel que fa a la força del senyal en Verilog. En forçar un senyal a una jerarquia concreta veig que el valor del senyal es transfereix de nou les paraules també. Com puc controlar això? Per exemple: Mòdul A Mòdul B instància i sortida del mòdul C. B es connecta a l'entrada del mòdul C. En forçar un valor al mòdul d'entrada C, veig que el valor es reflecteix en el mòdul B també. A causa d'aquest comportament algunes afirmacions són cada vegada desencadenada al mòdul B, vull evitar això, Alguna suggeriment????? Gràcies, Chiranjeevi