M
missbirdie
Guest
Hola
Necessito ajuda en el següent paral.lel al convertidor de sèrie ..Quin és el valor de la càrrega ha de ser??Serà com un rellotge??les causes en tots els casos que va tractar la sortida és només l'últim bit en el registre de desplaçament ..o hi ha alguna cosa malament amb el codi???library IEEE;
ús ieee.std_logic_1164.all;
ús IEEE.numeric_std.all;
entitat pts2 és
Port (clk: in std_logic;
parallel_in: in std_logic_vector (7 downto 0);
de càrrega: in std_logic;
serial_out: out std_logic);
final pts2;
l'arquitectura del comportament de pts2 és
reg senyal: std_logic_vector (7 downto 0);començarprocés (clk)
començar
if (clk'event i = '1 ') then
if (load = '1 ') llavors
reg <= paral.lel;
una mica més
reg <= reg (6 downto 0) & '0 ';
END IF;
END IF;
procés de finalització;
serial_out <= reg (7);
final del comportament;Alta després de 3 hores 14 minuts:Realment necessito un codi molt simple ..Perquè jo sé com vaig a assignar el senyal de càrrega!
Necessito ajuda en el següent paral.lel al convertidor de sèrie ..Quin és el valor de la càrrega ha de ser??Serà com un rellotge??les causes en tots els casos que va tractar la sortida és només l'últim bit en el registre de desplaçament ..o hi ha alguna cosa malament amb el codi???library IEEE;
ús ieee.std_logic_1164.all;
ús IEEE.numeric_std.all;
entitat pts2 és
Port (clk: in std_logic;
parallel_in: in std_logic_vector (7 downto 0);
de càrrega: in std_logic;
serial_out: out std_logic);
final pts2;
l'arquitectura del comportament de pts2 és
reg senyal: std_logic_vector (7 downto 0);començarprocés (clk)
començar
if (clk'event i = '1 ') then
if (load = '1 ') llavors
reg <= paral.lel;
una mica més
reg <= reg (6 downto 0) & '0 ';
END IF;
END IF;
procés de finalització;
serial_out <= reg (7);
final del comportament;Alta després de 3 hores 14 minuts:Realment necessito un codi molt simple ..Perquè jo sé com vaig a assignar el senyal de càrrega!