Nivell de la palanca de canvis de 1,0 V a 3,3 V la velocitat màxima

[IADanilov]

Estic dissenyant la palanca de canvis de nivell de 1,0 V a 3,3 V en el procés de 65 nm CMOS. Tinc diversos tipus sintonia i simulació de circuits amb un consum zero d'energia estàtica. Però tots ells tenen freqüència màxima de funcionament per sota de ~ 200-300 MHz És possible dissenyar un circuit amb un consum zero d'energia estàtica que pot funcionar com a mínim a 500 MHz?

 

[allanvv]

Vostè està enviant aquest senyal externament? És probable que sigui una tasca difícil a causa a altres xips comercials, com de gamma alta FPVA no són compatibles amb alta freqüència de 3,3 V CMOS.

 

[dick_freebird]

He fet 3.3V divisors SOI estàtica a més d'1 GHz, però JI té capacitat molt més. Una pregunta que cal fer és, fins on i en quin tipus de càrrega s'imagina que va a tirar aquest 500MHz, ple de swing-CMOS de senyal? A causa d'un buffer de 10 mA i una càrrega 5pF, probablement no va a arribar a prop del seu apogeu en un 1ns mig cicle. Potser vostè realment vol ser el disseny d'un buffer d'alta velocitat LVDS, o PECL, o alguna cosa així. No obstant això, aquests són, per descomptat, no és zero d'energia estàtica. Ara, vostè ha de fer algunes calculadores basades en la càrrega manejada i l'activitat d'agulla, i veure si zero d'energia estàtica és en realitat qualsevol tipus de rellevants - o el que és un poder estàtic raonable podria ser que encara no tenia importància en el panorama general. Que podria alliberar la seva mà, alguns.

 

[IADanilov]

Potser vostè realment vol ser el disseny d'un buffer d'alta velocitat LVDS

És és el cas. Per tant, la càrrega és molt petit i la distància és molt curta.

Però aquests no són per descomptat zero d'energia estàtica.

Vol dir tot buffer LVDS o circuit de la palanca de canvis sol nivell?