F
ferrarimaker
Guest
Q: Disseny d'un CMOS de 3 cèl lules de transistor de DRAM.Demostrar que l'operació de llegir i escriure és funcionalment correcte, capaç de funcionament d'almenys 100 MHz, i el consum d'energia mínim.
(temps de pujada d'entrada (temps de 10% -90%) i tardor (90% -10%) es deu en la majoria d'1 ns.)
(Tecnologia 0.35micron)
La informació ha d'estar disponible a la cel de 2 ns, retard de propagació és a dir, = 2 ns, i que han d'estar disponibles per a altres 10 ns (el temps de retenció = 10 ns)
=> 1 per escriure i llegir 1 operació, el que els passos per determinar el valor de la capacitància i (W / L) la relació de la NMOS?
=> Si us plau proporcioni les equacions necessàries
(el 3T circuit DRAM s'adjunta amb aquest missatge)
gràcies
(temps de pujada d'entrada (temps de 10% -90%) i tardor (90% -10%) es deu en la majoria d'1 ns.)
(Tecnologia 0.35micron)
La informació ha d'estar disponible a la cel de 2 ns, retard de propagació és a dir, = 2 ns, i que han d'estar disponibles per a altres 10 ns (el temps de retenció = 10 ns)
=> 1 per escriure i llegir 1 operació, el que els passos per determinar el valor de la capacitància i (W / L) la relació de la NMOS?
=> Si us plau proporcioni les equacions necessàries
(el 3T circuit DRAM s'adjunta amb aquest missatge)
gràcies