MIPS codi en Verilog HDL

[sarah23]

ualquiera pot dir-me aprox simples MIPS codi Verilog sense pipeling ... n la seva implementació en FPGA

 

[babu84]

mira això! h ** p: / / inst.eecs.berkeley.edu / ~ cs61c/fa04/hw/proj3/proj3.pdf

 

[sarah23]

Thanx és realment ajudant molt ..!

 

[sarah23]

i hav té aquest codi MIPS però quan sintetitzar això en un Xilinx ise10.1 donar-li 0 eroors però moltes de les advertències dels ports que no ABT r connectats, però crec que tots perfectament connectat ... nybody pot esbrinar on z del problema. .. codi s'adjunta amb ella