Liderant zero anticipador

[Galos]

Hola, Pot algú ajudar amb el codi Verilog de anticipador de zero a l'esquerra. El seu funcionament sembla una mica complicat! Qualsevol tipus d'ajuda serà apreciada ... Thanks

 

[j_andr]

Hola, Pot algú ajudar amb el codi Verilog de anticipador de zero a l'esquerra. El seu funcionament sembla una mica complicat!

google? no estic segur si la continuació és el que necessita, però és complicat ... i molt ràpid, i en general - un '1 'a la posició' i 'en el vector d'entrada fixa '1' a la posició 'i' en el vector de sortida i restableix tots els bits de sortida per sota de 'i'; [= sintaxi Verilog] Mòdul leading_zero (entrada [BIT_W-1: 0] d_in, sortida reg [BIT_W-1: 0] d_out, sortida reg [NR_W-1: 0] nr_of_zero, sortida reg [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); reg [BIT_W-1: 0] clr; genvar i; generar for (i = 0; i