Inversor CMOS problema de disseny

[RONI VINCENT]

> Estic dissenyant un inversor en tecnologia de 130nm. > Quan estic fent simulació de transitoris estic aconseguint pics de tensió. > VDD = 1.2V, 1.2V = VPULSE d'entrada, però pic al voltant de 0,2 V (1.4volts de sortida)> el meu dubte és, estem aplicant una font de tensió 1,2, però aconseguir una sortida de 1.4V ... > Com és possible?? D'on ve aquesta energia addicional?? > Encara que la característica de CC és perfecte.

 

[keith1200rs]

Sona com passant a causa de la capacitància de la porta-drenatge. És bastant normal. Keith

 

[RONI VINCENT]

gràcies per la seva resposta o tipus .. . Com estic començant amb els fonaments, Em pot ajudar a obtenir una descripció del fenomen, si el temps ho permet ... fa a Roni VICENTE

 

[keith1200rs]

Si vostè comença amb la baixa d'entrada i sortida d'alta després prendre l'entrada d'alta, que es pot esperar la sortida per anar sota. Abans que sigui oportunitat de fer això, la capacitància de la porta petita per drenar de les parelles de transistors a vora de pujada ràpida del pols d'entrada a la sortida, afegint a la tensió de sortida que ja és elevat. Quan els transistors comencen a canviar de sobte es tiri de la sortida un altre cop. Si s'agrega una petita producció (càrrega) de capacitat l'efecte es reduirà considerablement. Les portes de càrrega pròxims la sortida va a fer que fins a cert punt. Keith

 

[RONI VINCENT]

Thank o per la seva amable resposta ... Salutacions Roni VICENTE