Hold moment emetre!??

[sempre intel ligent @]

Hola a tots,

Entenc que Hold violació vegada que passa quan les dades de retenir massa curt després que la vora actiu ...

Però, què, per exemple les dades de retenir per a 2 cicle de rellotge, però cau en la vora de la 2a activitat, se segueixen considerant celebrar violació temps!??

En cas afirmatiu, com podria resoldre la violació de temps d'espera per a aquesta senyal de dades que ve d'un mòdul extern (micro-controlador), que no es sincronitza amb el rellotge de disseny de FPGA, però tots dos tenen mateixa freqüència de rellotge (50MHZ).

Gràcies per la resposta i assessorament.

Records,

 

[news]

<img src="http://gallery.dpcdn.pl/imgc/News/54811/g_-_550x412_-_s_54811x20140529121839_0.png" alt="image" />Do tej pory proces rozwojowy Internet Explorera był czymś może
nie ściśle tajnym, ale przynajmniej poufnym. Sporadycznie na łamach
oficjalnego bloga deweloperzy i menedżerowie Microsoftu pisali o
jakichś przygotowywanych innowacjach. Sytuacja się zmieniła za
sprawą uruchomienia witryny status.modern.ie,
dzięki której Redmond chce dać webowej społeczności lepszy wgląd
w prace prowadzone nad...<img src="http://feeds.feedburner.com/~r/dobreprogramy/Aktualnosci/~4/FhfGSKFx6mk" height="1" width="1"/>

Read more...

 

[it_boy]

Si utilitzeu FPGAs Xilinx, pot afegir retard de les senyals d'entrada al IOBs per satisfer els seus requisits de temps d'espera.

 

[brmadhukar]

Pot causar Hold violació temps.
Per evitar aquest sincronitzadors de venda.

 

[r_e_m_y]

Hola,

El problema de retenció (o instal lació) Temps de violació és que no la sortida del seu Shift flip flop ser al valor esperat.Així que vostè ha de considerar aquest resultat com a no vàlid.
Si el seu senyal d'entrada per a estades de 2 cicles de rellotge, i si es pot saber quan els canvis d'entrada (pot ser amb el senyal de xip ...), seleccioneu pot utilitzar la sortida dels seus flip flop, després que el primer rellotge, i passar per alt si, per el segon.
Construir una màquina d'estats petits per aquest sistema de validació de dades.

Espero que això us ajudarà.<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

 

[sempre intel ligent @]

Hola a tots,

Gràcies per la resposta, molt apreciar ..

Estic usant Alter @ FPGA i Qu (a) RTU II v2.2, pot dir com puc arreglar el violatatin temps d'espera des del port d'entrada.En segon lloc, com puc sincronitzar amb el mòdul extern, ja que el rellotge extern no va a la FPGA!?

Records,

 

[it_boy]

Quan el rellotge extern i el rellotge intern d'operar simultàniament en la mateixa freqüència (50MHZ) i les dades es manté a l'autobús per a 2 rellotges, la millor manera d'operar és el tancament de les dades sobre el cicle de rellotge en primer lloc si vostè té temps de retenció temes com en post r_e_m_y's.

No sé si @ ltera suports, ja que, el que retarda el bus de dades en el IOBs amb el període pel qual li falta el temps de retenció.

 

[dll_embed]

Si he entès bé la seva pregunta, asicrónico potser una millor elecció.Si un rellotge per 50M mostra un senyal generada pel rellotge d'un altre 50M, té una alta possibilitat de perdre dades.

records

 

[sempre intel ligent @]

Hola a tots,

¿I ara les dades externs mòdul només conservar durant 1 cicle, hi ha algun mètode per evitar la meta-estable de la llista de FPGA??

Records,
sempre (a) intel ligent

 

[AXE]

Afegir un registre

 

[VladZ]

by Clifford E. Cummings.

Vegeu la síntesi de seqüències d'ordres i tècniques per al disseny de diversos models de rellotge asíncrona per
Clifford E. Cummings.Aquest document està disponible per descarregar en http://www.sunburst-design.com/pap...t" i "sincronitzadors" millor reards vladz

 

[Andromeda]

Resposta a la vostra pregunta depèn de les fonts de rellotge en les dades d'origen i destinació de les dades:
- Si és el mateix rellotge, amb una mica de latència en el medi, pot provar a jugar amb (treball amb Xilinx FPGA) de vots per al rellotge de control d'alineació en PLL intern i en Afegir o treure retard en la IOB per compensar aquesta latència (per l' Així, en el rellotge de disseny de PCB se suposa que ha de ser encaminat a evitar les latències)
- Si es generen aquests dos 50MHZ de rellotge de forma independent pot tractar com a fonts de rellotge de sincronització asíncrona i no real (Cumming s paper és definitivament millor que cobreixen aquesta font)
Si pogués, en comptes de fracàs simple, al costat de destinació per beneficiar-se de presa de mostres només fins a la vora primer rellotge, on les dades són estables, és sens dubte la forma més senzilla de solucionar això.