FPGA rellotge

M

Maddin

Guest
Hola a tots,

Estic segur de no ser el primer home corrent en aquest problema, així que necessito un consell de tot el guru que hi ha allà fora

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />La meva pregunta concreta és sobre els senyals de rellotge en FPGAs.Sé que hi ha (un nombre molt limitat de) les entrades de rellotge disponibles dedicada i que els ha d'utilitzar en primer lloc.Però què passa si tinc alguns rellotges, a més, que s'ha d'utilitzar per a un sub-circuit a la FPGA?Puc utilitzar qualsevol altre pin configurat com a pin d'entrada?
Com s'ha de rellotges de baixa freqüència es tracta?¿Han de ser generalment sincronitzat amb el d'altres rellotges d'alta freqüència?
Finalment, només hi ha una pregunta més: si em descendent de l'escala un rellotge d'alta freqüència per a algunes de les baixes freqüències mitjançant l'ús d'un simple comptador (MSB del comptador és el "resultat" del rellotge) i alimentar a una altra lògica amb aquest senyal, no puc trobar a la finestra de l'informe d'aquesta senyal com a senyal de rellotge addditional.Des que els rellotges tancada no és una bona pràctica, com problemes d'aquest tractat??
Gràcies pels bons consells,
Maddin

 
Benvolgut amic,
Puc tenir més de vuit rellotges en una FPGA que només té 8 pins rellotge dedicat?La resposta és sí, òbviament amb una condició important: no ha de ser una càrrega pesada en el senyal de rellotge, o si ha de fer una certa sincronització de rellotge per a transferir dades d'aquest domini als dominis de rellotge principal de l'rellotge del xip.
És una molt mala idea utilitzar un comptador per fer polsos de baixa freqüència de rellotge d'una freq alta.rellotge.Utilitzar en el seu lloc de rellotge DLL (o DCM en els dissenys de V2.) L'DLL rellotge fàcilment fer una freq.dividit, fase compensada versió del seu rellotge principal per a l'ús en la seva lògica.

 
Crec que és una fita de la freqüència del seu rellotge, en els nous dispositius si feu servir un rellotge de baixa no hi ha problema que pot tenir la forma de rellotge que pins d'entrada like.the rellotge es dediquen a conduir el palangre tenen inclinació zero a tots els xancletes, però en una FPGA també pot utilitzar tots els pins de rellotge.
adéu.

 
Com va dir el mami_hacky millor solució és fer-PLL, DLL o DCM.Si vostè no té aquests preciosos recursos, també pot utilitzar els comptadors, però el resultat ha de ser usat com a rellotge per permetre que la resta de flip-flops que voleu rellotge amb una freqüència menor.És una pràctica de bon disseny no càrrega molt pesada aquest senyal CE, en cas contrari podrien experimentar problemes desagradables.De vegades haurà de repetir el senyal de CE per tal de tenir una càrrega acceptable.No s'oblidi de la totalitat d'aquests camins com multicyles.

 
Podria algú afegiu buffers en el rellotge per ajudar amb la càrrega?

 
Hola a tots,

gràcies per les seves respostes bé i ràpid.Estic usant la Spartan II (2S200), que té alguns DLL, tots d'entrada de rellotge dedicat agulles ja estan consumits i la freqüència requerida per la meva aplicació és molt menor (inferior a la taxa màxima divisió disponibles des de l'arxiu DLL) que la freqüència més baixa dels altres rellotges.
De totes maneres, està bé si puc utilitzar la sortida de MSB com CE.Des que estic molt inexperts amb I $ E 5.1i, és possible que algú (potser Aalbu?), Si us plau explicar com declarar aquest camí com a ruta d'accés multicicle??
Gràcies per tota la seva ajuda,
Maddin

 
Hola Maddin,

No és només la freqüència que importa: si el desplaçament de rellotge de la no-net rellotge dedicat excedeix els retards d'enrutament entre xancles registrar en el rellotge, també tens grans problemes (noves dades abans d'arribar a la vora de rellotge d'edat va ser processat).

Així que vostè pot o no la ruta de la pin-dedicada a buffers de rellotge dedicat (BUFG) si encara té algunes altres de recanvi.D'aquesta manera només perden una mica de retard de propagació entre el pin de rellotge extern i intern net global de rellotge.Els pins de rellotge han dedicat demora molt menor, òbviament.

Si ho prefereix, pot d'utilitzar el rellotge de la utilització de xarxes estàndard (no-net dedicat rellotge), però llavors hauria d'utilitzar un obstacle MAXSKEW (dipòsit als la Guia de Biblioteques de Xilinx) per evitar problemes.

 
hola,
es pot utilitzar qualsevol pin per al rellotge del seu circuit, l'advertència és perquè vostè té més retard en el senyal quan s'utilitza la lògica combinatòria per controlar la senyal,
a sincronise seus rellotges es pot utilitzar qualsevol circuit PLL en FPGAs d'Altera i un arxiu DLL en FPGAs Xilinx
lluir bé i el de la meva Enghish pobres

 
Hola,

gràcies a algú que ha contribuït a la meva investigació.Tinc el meu disseny per córrer i arribat el moment de canviar d'it't el consum de cafè a alguns d'altres begudes

<img src="http://www.edaboard.com/images/smiles/icon_lol.gif" alt="Laughing" border="0" />Breu comentari a la serp:
No importa el bo que anybodys capacitat de comunicar-se en anglès és tan llarga que tots podem imaginar el que va dir el tipus de l'altre costat "ens vol dir (crec que això és cert per a qualsevol altra persona per aquí també).No obstant això, les seves habilitats són, com puc veure, absolutament bé.

Maddin

 
Tinc un FPGA de gamma baixa que no té PLL o DLL.
És possible només per utilitzar la porta digital per posar en pràctica la funció DLL?
DLL és tot circuit digital?

 
2 rtl2gdsii
1.Hi ha diversos "pseudohobbist" sircuits en dos flip-flops per duplicar rellotge - però en la meva humil opinió que no bona manera - el treball no és estable en alguna condició ...

2.DLL no està plena circuits digitals - que funcionen com a PLL

 
Estic assumint que tens un rellotge extern entrant, i que està dividint el rellotge per arribar rellotges lent.Com altres han esmentat, sempre ha de tenir un sol rellotge.I en lloc dels rellotges lent, l'ús de la CE.

Si la DLL no fer el treball per la seva divisió de rellotge, podeu utilitzar SRL16E per fer-ho.Aquests són molt netes.Cada LUT a Virtex / SpartanII es pot configurar com un SRL16E primitiva.I vostè pot implementar de manera eficient la seva divisió de rellotge utilitzant SRL16E en lloc dels comptadors.

1 SRL16E - 1 LUT - vostè pot aconseguir clk/16.

Vostè pot veure aquesta pàgina per a més informació sobre SRL16E aquí.
http://www.xilinx.com/support/techxclusives/SRL16-techxclusive2.htm

Espero que això ajudi,
Kode

 
Kode, moltes gràcies per el suggeriment útil.
records,
Maddin

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top