Error en el model de simulació! si us plau ajuda!

[jianhuachews]

Hola nois .. Pot algú ajudar-me a veure el problema ..? Modelsim em va donar aquest error en el meu banc de proves ..

# ** Error: C: / Users / Mastegui / Desktop / columncounter tb.vhd (20):. Senyal "col_out" és el tipus de ieee.std_logic_1164.STD_LOGIC_VECTOR, tipus esperant ieee.NUMERIC_STD.UNSIGNED

Mentre el codi del programa es pot compilar ... No sé el que està malament! programa [CODI] library IEEE; IEEE.STD_LOGIC_1164.ALL ús; IEEE.STD_LOGIC_UNSIGNED.ALL ÚS; column_counter entitat és el port (col_out: std_logic_vector (3 downto 0); RST: en std_logic; clk: in std_logic); column_counter final, l'arquitectura comportament de column_counter és senyal de temperatura: std_logic_vector (3 downto 0); iniciar el procés (clk) començar if (rising_edge (clk)) llavors if (rst = '1 ') then temp '0', altres => '1 '); més temperatura (1)

 

[ckshivaram]

comprovar l'enllaç aquí http://www.ece.cmu.edu/ ~ kbiswas / se_man.pdf

 

[vipinlal]

Hi ha un punt addicional semi en aquesta línia en el codi de banc de proves? col_out senyal: std_logic_vector (3 downto 0);;

 

[sanju_]

col_out: std_logic_vector (3 downto 0);

en el programa principal dins de l'entitat aquesta línia és "IN" o "OUT"?? declarar que

 

[jianhuachews]

Hola nois! gràcies per la seva ajuda per detectar els errors. Jo l'he declarat "out" en la línia de l'entitat. i també he tret l'extra "," Però encara em dóna el mateix error!

 

[sanju_]

Hola nois! gràcies per la seva ajuda per detectar els errors. Jo l'he declarat "out" en la línia de l'entitat. i també he tret l'extra "," Però encara em dóna el mateix error

funciona .. en ísimo quan es modifica

 

[jianhuachews]

hey gràcies Sanju per de compilar! Jo havia escrit en un altre conjunt de fitxers amb el mateix exacte codis editats i funciona ... Em pregunto per què .. Anw moltes gràcies per ajudar els nois!