E / S de la cel la de disseny

B

brakchus

Guest
Hola,
Sóc principiant en analògic de CI i tractant de dissenyar una cel la d'entrada en 0.13um.IO són impulsats per cèl lules de 3.3V i el nucli de les cèl lules 1.2V.Tinc problemes amb les línies elèctriques.És la forma en què vaig presentar a la imatge és correcta?Vertical guàrdia cèl lules separades 3.3V cèl lules i 1.2V.En cas que la línia de 3.3V suposar que es coixinet vincle més proper?
Ho sentim, però necessita accés per veure aquest arxiu adjunt

 
IO cel lular de disseny haurà de proporcionar EDS / EOS protecció en primer lloc.Proveir d'aquest objectiu és la protecció d'un edifici de l'EDS.ESD protecció dictats poder Busco (Vdd_io / GND_io)
els requisits i el disseny al voltant de la protecció de fase primària.Normalment aquest autobusos
s'apliquen per separat dels autobusos per poder predriver, convertidor de nivell i altres E / S de baix voltatge parts.
Hi ha poques possibilitats per a dissenyar l'estructura IO.És millor llegir més especial literaure a no obtenir el fracàs.Si us plau, consulteu els articles recomanats per la EDS gurus en aquest lloc.

 
Hola,
pot enviar-TSMC 130 o 180nm LVCMOS IO FITXA DE CÈL LULES, si ho té.
gràcies

 
vegeu la guia de l'usuari d'aplicar Virage Logic - potser pot ajudar a
Ho sentim, però necessita accés per veure aquest arxiu adjunt

 
Hola,
pot llista d'especificacions per checksheet TSMC 180nm lvcmos io memòria temporal
gràcies

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top