divisió en Verilog - bé en sumilation, error si sintetitzada

[nidahas]

hola! ia escriure un codi en Verilog que implica l'ús de la divisió de codi de operator.the funciona bé si ho comprovo de sintaxi o amb fins de simulació, però dóna un error si em diu sintetitzar it.it operatation la divisió del tha no es pot fer. si somebdy em pot orientar com fer la divisió. qualsevol ajuda s'agraeix. gràcies

 

[firefoxPL]

implementació de maquinari de la divisió si no es fa per alguns IPCore (o petit UC) només es pot fer amb el dividend que és múltiple de 2, si més no yout realitzar una mena

 = signalOut signalIn / 4;

és probable que va guanyar ' t treball

 

[FvM]

A diferència d'altres blocs de funció, efecte multiplicador, per exemple, el divisor en general no s'infereix de HDL amb les eines de compilació habituals. Divisors paral · lels, com en general sempre en forma de mòduls parametritzables pels proveïdors de FPGA, es realitza una divisió immediatament o dins d'un cicle de rellotge, però està consumint una gran quantitat de cèl · lules de la lògica. D'altra banda, els divisors de sèrie es pot fer amb menys esforç, el que requereix un cicle de rellotge per bit de sortida.

 

[nidahas]

meu dividend és bàsicament una variable ...... és a dir, que està variant entre 50-255