Connexió de dos ports bidireccionals en Verilog

[bh_letters]

Hola,

Tinc dos mòduls i cada un té una bidireccionals (inout) port.Ara necessito connectar aquests ports.Tant els mòduls utilitzen la mateixa senyal per a determinar la direcció de flux de dades.Si es permeten és baixa, mòdul A actua com a font i el mòdul B actua com a destinació.Si permetre és alta, mòdul B actua com a font i el mòdul A actua com a destinació.Qualsevol suggeriment, si us plau?

Gràcies

 

[nand_gates]

Aquí és un exemple de com ho fa en Verilog!
Espero que això ajudi!

Codi:

mòdul A (inout_bus_a, en_a);

inout [7:0] inout_bus_a;

en_a d'entrada;reg [7:0] inout_bus_a_reg;

assignar inout_bus_a = (en_a)?
'BZ: inout_bus_a_reg;sempre () BEGIN

read_from_bus_data = inout_bus_a;

........

........

inout_bus_a_reg = write_to_bus_data;

........

........

final

endmoduleel mòdul B (inout_bus_b, en_b);

inout [7:0] inout_bus_b;

en_b d'entrada;reg [7:0] inout_bus_b_reg;

assignar inout_bus_b = (en_b)?
inout_bus_b_reg: "BZ;sempre () BEGIN

= Read_from_bus_data inout_bus_b;

........

........

inout_bus_b_reg = write_to_bus_data;

........

........

final

endmoduleTop mòdul;

de cable [7:0] inout_bus;

en_b reg / / això ha de ser impulsat per daltA (inout_bus, en_b);

B (inout_bus, en_b);endmodule

 

[sudhirkv]

Serà això la transferència de dades succeir en un sol pols de rellotge?Alta després de 2 minuts:Serà això la transferència de dades succeir en un sol pols de rellotge?Afegit després de 17 minuts:Serà això la transferència de dades succeir en un sol pols de rellotge?Alta després de 1 minut:Serà això la transferència de dades succeir en un sol pols de rellotge?

 

[Aastik]

Hola,

El codi que ha escrit nand_gates sembla estar bé.Es va a treballar per al propòsit de la simulació, però dubto que funcionarà en la FPGA real.Segons tinc entès FPGAs arquitectura interna no és compatible amb alta impedància (1'bz) estableix el que significa que no pot tenir buffers tri-estatal a la lògica.Tri-buffers Estat només pot ser usat en el nivell superior FPGA en el qual cas d'amortiment es posa en el bloc d'E
/ S, no en la lògica interna.

En aquest cas particular, crec que tant els mòduls han internament un senyal d'entrada i una sortida de senyal expulsats de InOut bidireccional () del port.Aquestes dues senyals directament pot ser tret dels mòduls (com els ports) i connectat en conseqüència en el nivell superior.

Records.