M
mess123
Guest
Que simula un programa en Verilog quartus i funciona bé. Es assignacions dels pins i descarregar a la Direcció de2. L'equip dóna el 100% d'èxit de descàrrega i la junta de2 també parpelleja que mostra descàrrega amb èxit. No obstant això, no estic rebent senyals de la placa FPGA que se suposa he de aconseguir. Alguna idea sobre això? Gràcies per endavant.