Com reduir les interferències en la plataforma de disseny IC analògic

[michaeljackson]

Hola a tots, he dissenyat un I / O i va passar la prova de l'EDS. Però al client em demana que em baixi de pujada / baixada moment de la sortida de tensió per a la reducció d'EMI. Jo nose sap com fer-ne. En primer lloc crec que puc conduir el segment de sortida de la coixinet d'IO, però sembla que no és molt útil. Pot algú em ensenyi a veure amb el disseny pad? Moltes gràcies. O dóna'm una mica de paper, llavors puc referir.

 

[checkmate]

Només es necessita una unitat més feble, és a dir, inferior W / L en l'etapa de sortida. Per descomptat, el repte és fer front a la demora addicional causada per més de pujada / caiguda vegades.

 

[dick_freebird]

Resistència a la sèrie de la porta o una predriver inferior li donarà un controlador de velocitat de pujada limitada (Miller capacitància * dV / dt vs control de porta està disponible). La velocitat de pujada controlar internament és millor fer servir un conductor feble i comptar amb capacitat de càrrega per limitar el tipus de marge de tensió, nivell menor variabilitat de placa de càrrega en el temps. També pot segmentar i l'hora en cascada les sortides si vostè té prou temps límit assignat. Ha vist els conductors LVDS fet d'aquesta manera. Assegureu-vos que el segment que més que estranya, fins i tot, o et vas a un "portal" a la dreta al llindar quan es prefereix el pas a través d'ella amb intel · ligència.

 

[michaeljackson]

Gràcies, Dick i l'escac i mat, vaig a tractar de les seves idees.