Com generar el senyal de testbench procés algorithim?

F

fangll

Guest
Vull generar un munt de dades com l'estimulació per simular el receptor digital de disseny usued verilog.com generar la modulació de les dades.Sé que el matlab poden fer-ho, però l'arxiu de dades abans de generar no es pot utilitzar durant molt de temps a causa de la simulació necessito llegir un arxiu de dades molt grans en la testbench rutina.
Qualsevol pot donar-me un consell?
thx!

 
Nie tylko politycy muszą uważać na to, co i gdzie mówią. Szpiegostwo korporacyjne jest codziennością dzisiejszego biznesu - uprawia je ponad 70% globalnych przedsiębiorstw. Dlatego firmy powinny zadbać o poufność informacji oraz bezpieczeństwo spotkań i konferencji.

Read more...
 
Ús senzill model Verilog i escriure codi per a ella, escriure un transmissor verilog model.

 
juripero gràcies, gràcies per la seva ajuda.Però si vull afegir canal model, com s'esvaeixen, les interferències,
com puc lidiar amb ell.En la construcció-en funció de simulació verilog és massa poc.

 
Té vostè raó, Verilog no és tan convenient en termes de canal de modelatge i simulació de sistemes, que és la raó per la Simulink i Systemview són normalment utilitzats per a aquest fi.

 
Systemview tenen grans lib model de canal , comunicació relacionats amb els generadors de senyal.Podeu veure el temps / espectre / REC mostra fàcil.

 
En el mateix cas en general tes model en C o Systemview i generar arxius o en el millor dels casos l'ús real de registre de senyal d'entrada.Per proves funcionals és possible que la mostra a escala (disminució) i la prova en els arxius generats

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top