Com fer el càrrec de simulació de síntesi?

[swgchlry]

He sintetitzat el meu disseny utilitzant Synopsys DC i té un arxiu. Db.Però, com puc fer el post-síntesi de simulació?Podria utilitzar nc-verilog per fer això?Si no pot, que eina he de triar?

 

[Khorram]

Per què no!Podeu extreure un netlist del seu disseny sintetitzat.Si el codi RTL o de comportament, va ser escrit per VHDL, és millor que extreure un netlist VHDL perquè els seus bancs de proves són d'estil VHDL.És possible simular la llengua mixta en la majoria de simulador, però la meva experiència demostra que de no fer-ho.
Després de l'extracció nestlist, pot simular mitjançant l'ús de qualsevol simulador.Un dels punts importants és sobre la biblioteca que ha de ser compilat abans de compilar el netlist.Aquesta biblioteca és lliurat pel fabricant, que inclou descripcions de nivell de la porta dels diferents components.

Records,
KH

 

[Oxford]

Gràcies per "Khorram", el seu suggeriment és útil.