Com fer DLL de bloqueig a 1 cicle

[paulinesean]

Estic dissenyant un fitxer DLL tradicionals VCDL que
està compost de l'EP, la bomba de càrrega i control de la línia de tensió demora
, I aprofito vores retard diferent de VCDL per formar
retardar els rellotges diferents.No obstant això, l'arxiu DLL pot bloquejar a 1 o 2 cicles de
o més.El retard generat rellotges diferents no són
Què puc esperar si DLL de bloqueig a 2 o més cicles.Hi ha alguna manera pot fer DLL només de bloqueig
a 1 cicle?

 

[rf_ray]

Si us plau, consulteu aquest document.Hi ha una Explicació del seu problema

"Una demora de tots els multifase analògic-Locked Loop utilitzant una línia de retard de rèplica per a l'operació de gran abast i resultats de baixa fluctuació"

Yongsam Luna; Jongsang Choi, Kyeongho Lee; Deog-Kyoon Jeong, Min-Kyu Kim;
Solid-State Circuits, IEEE Journal of, Volume 35, Issue: 3, març de 2000
Pàgines: 377-384

 

[rf_ray]

Hi ha diverses maneres de superar aquest problema.

cop d'ull a la secció II d'aquest document
Malauradament, cal iniciar una sessió per veure aquest arxiu adjunt