I
insan kamil
Guest
estic fent una operació d'arrel quadrada utilitzant VHDL i la implementació en FPGA. primer he de connectar un teclat 3x3. meu programa VHDL és: Escàner entitat és port (R0, R1, R2, R3, CLK: en bits; C0, C1, C2: bit inout, N0, N1, N2, N3, V: bit a terme); escàner final, l'arquitectura escáner1 l'escàner és Q1 de senyal, control de qualitat, K, Kd: bit; Q2 àlies: bit és C0; - SORTIDA columna serà la Q3 el mateix àlies: és poc C1; - COM LES VARIABLES D'ESTAT PERQUÈ àlies de Q4: bit és C2 ; - ESTAT D'ASSIGNACIÓ comencen K