CMOS RFIC simulació de la cantonada

[wccheng]

Hola a tots, ara, puc dissenyar el circuit de circuits integrats de radiofreqüència amb tecnologia CMOS. Per al'examen commerical, és necessari per simular el cirucit en estat cantonada (com SS, TT i ss). A causa d'això, tinc diverses preguntes: (1) Em sembla que he de fer servir més gran font de corrent en l'estat de les SS per tal de fer el meu circuit de RF (per exemple, VCO) encara està treballant. No obstant això, pot violar la meva especificació de disseny orignal. Com puc solucionar-ho? De vegades, VCO no podia treballar a l'estat model SS ni tan sols jo d'afinar. (2) Si he de fer el meu circuit també viable en la ss, ss tt i l'estat, podria utilitzar la font de corrent diferent. Com havia de posar-lo en pràctica? Per exemple, tinc un LNA. Potser cal que consumeixen 15 mA, 10 mA i de 7dt viable en el SS, TT i l'Estat i següents, respectivament. Com podria fer 3 font de corrent diferent en el LNA un? Gràcies wccheng

 

[milkdragon]

Crec que es pot afegir alguns interruptors (digital) per al corrent de polarització diferent, això hauria de ser bastant senzill.

 

[jecyhale]

Tinc dos suggeriments, la primera és utilitzar el PTAT, com la referència actual. En segon lloc s'utilitza per controlar la SCI