Algú sap com verificar CDR circuit?

[givensoo]

Ja que implica PLL analògic, per la qual cosa fa que sigui difícil verify.I volen saber: tenen eines per verificar el sistema de barreja de senyal? Ara tinc Specman E i HSIM, puc posar el netlist HSPICE en Verilog netlist i després posar el bloc en l'entorn analògic I Specman fer la verificació? Dosi de qualsevol kown com fer-ho? pls help me ....

 

[ramana459]

Si l'ús d'eines de cadència ............... millor per augmentar la sol · licitud de servei .......... Ells li donaran la solució.

 

[givensoo]

thx!

 

[paulki]

Hola, Per simulacions mixtes senyal eines estan disponibles a partir de la cadència i Synopsys. Cadència de IUS8.1 endavant es requereix de llicència independents AMS, requereix total de 8 fitxes. Amb aquesta configuració es pot simular el disseny analògic i digital (per a la gravació analògica o netlist SPICE o models analògics a terme en Verilog / VHDL-A Digital + Verilog / VHDL-D és necessari). No sé si SystemVerilog té una versió analògica. Synopsys també té AMS eina en Scirocco, detalls que no sé veure amb qualsevol dels AE Synopsys. (Sóc totalment ignorant als desafiaments en la interconnexió interfícies digitals i analògiques)-Pau