Ajuda PLZ! FPGA rellotge de creació d'un rellotge des del rellotge d'entrada

[fallingrain_83]

Hola a tots vull creat un rellotge des del rellotge d'entrada que té menys freqüència del que vaig intentar, però no està funcionant mòdul (CLK, ...) entrada CLK / / connectar-se a C9 pin de Spartan3 XC3S200 reg [0:25 ] comte reg clk2; allways @ (posedge clk) començar a comptar

 

[FvM]

Si elimina el segon bloc sempre, el Disseny bàsicament hauria de funcionar com un divisor de rellotge de 2 ** 26.

 

[fallingrain_83]

però he de fer en el meu s.th sempre bloquegi si em trec que he de check clk2 per si i tinc un error amb la següent sintaxi: empre @ (clk posedge) comencen comptar

 

[FvM]

Si més no vostè ha de treure clk2

 

[yanzixuan]

però he de fer en el meu s.th sempre bloquegi si em trec que he de check clk2 per si i tinc un error amb la següent sintaxi: empre @ (posedge clk) començar a comptar