50% cicle de treball

[engrbabarmansoor]

Per què en general, és a dir, dret d'utilitzar el 50% del 50% del cicle d'altes i baixes% 50%?
Podem utilitzar altres valors?
Bl serà l'efecte de la utilització de l'edat% d'altres

 

[gingerjiang]

Per descomptat, podem utilitzar altres opcions, depèn de les seves aplicacions.

 

[do]

engrbabarmansoor va escriure:

Per què en general, és a dir, dret d'utilitzar el 50% del 50% del cicle d'altes i baixes% 50%?

Podem utilitzar altres valors?

Bl serà l'efecte de la utilització de l'edat% d'altres

 

[gingerjiang]

do va escriure:engrbabarmansoor va escriure:

Per què en general, és a dir, dret d'utilitzar el 50% del 50% del cicle d'altes i baixes% 50%?

Podem utilitzar altres valors?

Bl serà l'efecte de la utilització de l'edat% d'altres

 

[no_mad]

En el punt de vista de disseny ASIC, si el disseny ur utilitzeu un sol vora disparat.Llavors, should'nt ser un problema.

Mentre que deixar temps suficient per a les dades
per estabilitzar a la vora disparat ... coneix ur n temps de configuració espera.Jo diria que el disseny ur hauria d'estar bé.

A menys que, ur utilitzant les vores del rellotge.Un cicle ur seria un desavantatge.

Espero que ajuda

 

[DZC]

engrbabarmansoor va escriure:

Per què en general, és a dir, dret d'utilitzar el 50% del 50% del cicle d'altes i baixes% 50%?

Podem utilitzar altres valors?

Bl serà l'efecte de la utilització de l'edat% d'altres

 

[gingerjiang]

DZC va escriure:engrbabarmansoor va escriure:

Per què en general, és a dir, dret d'utilitzar el 50% del 50% del cicle d'altes i baixes% 50%?

Podem utilitzar altres valors?

Bl serà l'efecte de la utilització de l'edat% d'altres

 

[paladinzlp]

Nosaltres apliquem un 50% Cicle de rellotge quan el rellotge s'utilitza per al ADC.

 

[jasmin_123]

Un 50% de destinació del senyal de cicle squarewave no té tan sols harmònics.

 

[xstal]

Una de les raons possibles pot ser evitar l'celler o violacions d'instal si estem usant veu, així com la vora he disparat flop en el nostre disseny.així que és el que jo penso.Puc estar corregit si us plau.
Cheers

 

[ch1k0]

50% cicle de deure d'ona quadrada no té .. fins i tot harmònics¿I què?No és important (.. si és cert).no es superposen els rellotges estan a tot arreu vostè mira.

50% cicle de deure d'ona quadrada té zero DC (mitjana) de valor, i això és més important.posar acoblament capacitiu i veure per què.

 

[jasmin_123]

ch1k0 va escriure:

50% cicle de deure d'ona quadrada no té .. fins i tot harmònics
¿I què?
No és important (.. si és cert).

 

[ch1k0]

Podria donar exemple de l'aplicació en la que vol detectar el senyal exactament a la part superior de la segona harmònica del senyal de rellotge?
Podria explicar per què senyal periòdica 50% cicle de treball no mostren segon harmònic, i periòdiques 75% cicle de treball té?

 

[jasmin_123]

1.Qualsevol sensor que té una característica de transferència purament estrany per a un senyal de zero i no purament estranya característica de no-zero del senyal es tradueix la freqüència del senyal a la freqüència dels harmònics parells de l'excitació de corrent altern.Un exemple és la saturació, però hi ha altres sensors també són moltes i els experiments, especialment en física, on la detecció fins i tot en els harmònics és molt eficient.

2.Pensi en sinc.

 

[jasmin_123]

ch1k0 va escriure:

Podria explicar per què senyal periòdica 50% cicle de treball no mostren segon harmònic, i periòdiques 75% cicle de treball té?

 

[safwatonline]

Ho sentim, però la forma d'aconseguir dos rellotges no superposició de cada un de 50% de cicle de servei !!!!!

 

[RAVET]

depenent de l'aplicació, vostè pot jutjar si cicle de treball pot fer que certs o no un problema, però en general, cicle de treball de molt baix vol dir que encara no ha benefici de la baixa freqüència que operen en, per exemple, si vostè fa un divisor en un PLL, divisor d'aquesta sortida serà una aportació a la PFP, i així, si el divisor de dividir per exemple, d'1 GHz a 50 MHz, a continuació, si el seu cicle de producció molt baixos, llavors voleu que el PFD per treballar a una freqüència superior a 50 MHz , és a dir, a seguir el pols estret i no es perdi, així que vostè pot posar límits acceptables per al seu cicle de treball, i així successivament

 

[tekno1]

Durades majoria de les vegades 50% cicle de treball és necessari, com senyals de rellotge en alta i baixa per igual temps i amb tant període de rellotge mínima es pot utilitzar sobre la base de demora màxima durant la durada del circuit d'alta o baixa.Així mateix, en qualsevol cas, és important saber quin és el cicle de treball de manera que un pot assegurar-se que demora més llarga durada en circuit d'alta i baixa és en la durada (que la lògica d'aplicacions asíncrones amb diferent durada en el rellotge d'alta i baixa).

Ara hi ha infinitat de problemes en el disseny de circuits i com sàviament esmentat per altres harmònics segon.etc valor mitjà també entra en la imatge segons l'aplicació.

L'important és saber el que va a dur a terme - no copiar cegament circuits de llibres o d'altres i pensar que un està fent un disseny és buscar problemes segur Incerteses, planteja problemes únics i requereix solucions úniques que fan el disseny d'un treball divertit.

Amb el temps els meus circuits a la vegada que canvi de cicle de treball per reduir al mínim el termini perquè les coses es poden fer més ràpid, però tot això depèn del que estic fent.En resum si el rellotge és de 50% és més fàcil de generalitzar el procés de pensament i assistir a les qüestions generals de nivell més alt del circuit.Alguns circuits en particular quan el temps de pujada i caiguda de temps ben equilibrat (circuits lògics sincrònica) de gran benefici per al 50 per cent rellotges% cicle de treball per preocupar menys de cicle de treball

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Somriure" border="0" />