electrònica fòrum

Regles | Enviaments recents | RSS tema | Cercar | Registre | Entrar

"El plom" o "lag" a detector de fase?


Post new topic Reply to topic EDAboard.com Fòrums de discussió -> Analog Circuit Design -> "plom" o "lag" a detector de fase?
Autor Missatge
steadyj



Antiguitat: 17 agost 2008
Missatges: 13


Post 22 agost 2008 19:10

"El plom" o "lag" a detector de fase?


Hola a tots, estic confós sobre la jutge de "plom" o "retard" en el detector de fase.

La figura 1 és un detector de fase. La Figura 2 és la forma d'ona quan A porta B. Però el fet de "A condueix al B" sembla dependre de l'hora inicial. Com es mostra a la Figura 3, si el temps inicial és la línia vertical vermella, es converteix en "Un GAL B". I els polsos de sortida serà en lloc d'en Qb Qa.

Llavors, què hi ha de dolent en la meva lògica? Crec detector de fase haurien de treballar d'una manera fiable en comptes de en funció del temps inicial arbitrari. Quina és la veritable fase de les obres detector de manera?


Malauradament, cal iniciar una sessió per veure aquest arxiu adjunt

Tornar al principi
FVM



Antiguitat: 22 gener 2008
Missatges: 5.152
Ajudat: 766
Ubicació: Bochum, Alemanya


Post 22 agost 2008 19:25

Re: "plom" o "lag" a detector de fase?


in a real circuit? què és el temps inicial en un circuit real? Només una ficció. En realitat, la font d'alimentació s'encén en un moment arbitrari i flip-flops els estats inicials són desconeguts de totes maneres. Així que un avantatge de comptar detector de fase tindrà en un principi d'incertesa d'un cicle. Però no és un problema en qualsevol aplicació real (normalment un PLL). Suposo que, vostè findout, per què.
Tornar al principi
steadyj



Antiguitat: 17 agost 2008
Missatges: 13


Post 22 agost 2008 19:38

"El plom" o "lag" a detector de fase?


Realment no sé per què. Per exemple, A és l'entrada de referència i B és la sortida del VCO. Després de l'encesa, la freqüència de B és inferior al A. Així que desitgem que el detector de fase pot produir tensió a la "UP" port. Per desgràcia, la incertesa després d'encesa potser fer l'acció contrària, el que sembla un bloqueig per sempre.
- Si us plau em corregeixin. Gràcies.
Tornar al principi
Google
AdSense
Google Adsense




Post 22 agost 2008 19:38

Anuncis




Tornar al principi
LVW



Antiguitat: 07 May 2008
Missatges: 1465
Ajudat: 242
Lloc: Alemanya


Post Agost 23, 2008 9:28

Re: "plom" o "lag" a detector de fase?


steadyj va escriure:

La figura 1 és un detector de fase. La Figura 2 és la forma d'ona quan A porta B. Però el fet de "A condueix al B" sembla dependre de l'hora inicial. Com es mostra a la Figura 3, si el temps inicial és la línia vertical vermella, es converteix en "Un GAL B". I els polsos de sortida serà en lloc d'en Qb Qa.


Em temo, la seva comprensió del terme "líder" no és correcta.
"El plom" no significa que el tren de polsos és "més a la dreta" - just el contrari és cert: Tome la línea roja i comprovar que el tren A està ja en un estat d'alta i B del tren no ho és. Per tant, A porta B.
Tornar al principi
FVM



Antiguitat: 22 gener 2008
Missatges: 5.152
Ajudat: 766
Ubicació: Bochum, Alemanya


Post 23 agost 2008 10:14

Re: "plom" o "lag" a detector de fase?


Cita:
Per desgràcia, la incertesa després d'encesa potser fer l'acció contrària, el que sembla un bloqueig per sempre.

La comparació del seu circuit amb un detector digital de la fase 4.046, és a dir, que no sap que tenen problemes similars, hauria de funcionar.

"Lead" or "Lag" in phase detector?
Tornar al principi
Versió en àrab Versió búlgara Versió en català Versió txeca Versió danesa Versió alemanya Versió grega Versió Anglès Versió en espanyol Versió finlandesa Versió francesa Versió hindi Versió croat Versió indonèsia Versió italiana Versió hebrea Versió en japonès Versió coreana Versió lituana Versió letona Versió neerlandesa Versió noruega Versió polonesa Versió en portuguès Versió romanesa Versió russa Versió eslovaca Versió eslovena Versió sèrbia Versió sueca Versió en tagal Versió d'Ucraïna Versió en vietnamita Versió en xinès
Post new topic Reply to topic EDAboard.com Fòrums de discussió -> Analog Circuit Design -> "plom" o "lag" a detector de fase?
Pàgina 1 de 1

subj

text

Totes les hores són GMT 1 Hora
Temes similars:
Font d'alimentació ( "4 3 cables de fase" a "5V") (1)
Què vol dir "ECL", "LMC", "LVDS", (6)
Com es pot mesurar "potència" i "CA" per a la formiga (4)
volia """"" E-filter plànol guia d'ona (2)
Il legal a través d'tsmc18rf ( "" "M1_POLY1" "(1)
P & R amb només arxiu "LEF" i no "lib" (4)
Què és diferent per a "UGBW" i "GBW"? (1)
Què és el "arrencada suau" i "temps mort" d'(5)
És la mitjana "Class AB" i "Push-Pull" (6)
on el termiinal "DN" i "sub" Conne (2)


Abús | | Administrador | | Moderadors | | Suport a nosaltres | | Mapa del lloc
RSS tema