Regles | Enviaments recents | tema RSS | Cerca | Registre | Iniciar sessió

Com implimente un CDR (rellotge i de la recuperació de les dades) circuits.

Post new topic Reply to topic EDAboard.com Índex Fòrum -> Disseny ASIC Metodologies i Eines (digital) -> Com implimente un CDR (rellotge i de la recuperació de les dades) circuits.
Versió en àrab Búlgar versió Versió en català Versió txeca Versió danesa Versió alemanya Versió grega Versió Anglès Versió en espanyol Versió finlandesa Versió en francès Versió Hindi Versió croat Indonesi versió Versió italiana Versió hebrea Versió en japonès Versió coreana Versió lituana Versió letona Versió neerlandesa Noruec versió Versió polonesa Versió en portuguès Versió romanesa Versió en rus Versió eslovaca Versió eslovena Serbi versió Versió Sueca Tagàlog versió Ucraïnès versió Versió Vietnamita Versió en xinès
Autor Missatge
dd2001



Antiguitat: 14 d'abril 2002
Llocs: 282


Post 18 de juliol 2002 0:31 Com implimente un CDR (rellotge i de la recuperació de les dades) circuits.

Qualsevol sap d'aquest tema? Jo sé aready PLL, però la forma d'aplicar PLL a ella?
Tornar amunt
View user's profile
shell3



Antiguitat: 28 de març 2002
Llocs: 36


Post 18 de juliol 2002 3:55

Bàsicament, el PLL s'utilitza per regenerar el rellotge a partir de les dades
corrent. El rellotge s'alinea amb el centre de les dades Paterna,
a fi que les dades poden ser deserialised. Les dades són codificats en general
cal assegurar un mínim de transicions per unitat de temps per mantenir
el PLL bloquejat.

Si vostè fa una cerca de components OC12 SONET trobarà un munt
del document en relació amb el CDR.
Tornar amunt
View user's profile
VSOP



Antiguitat: 24 d'agost 2001
Llocs: 54
Localització: east


Post 19 juliol 2002 20:18

No estic segur si això és el que vostè desitja.
Tornar amunt
View user's profile
VSOP



Antiguitat: 24 d'agost 2001
Llocs: 54
Localització: east


Post 19 juliol 2002 20:21

ho sento, un error!
Tornar amunt
View user's profile
VSOP



Antiguitat: 24 d'agost 2001
Llocs: 54
Localització: east


Post 19 juliol 2002 20:23

i els seus codis!
Tornar amunt
View user's profile
dd2001



Antiguitat: 14 d'abril 2002
Llocs: 282


Post 19 jul 2002 22:12 Gràcies tant pf shell3 i VSOP.

AvergonyitAvergonyitAvergonyitAvergonyitAvergonyit
Tornar amunt
View user's profile
andy2000a



Antiguitat: 18 de juliol 2001
Llocs: 756
Ajudat: 7


Post 13 Sep 2002 12:11 utilització de múltiples dades de la fase de rellotge, seleccioneu

ús de múltiples fases de rellotge, i seleccioneu "dret" de rellotge per adaptar-se a "temps d'instal lació"
habitual deixar "CLK mostreig enmig de" in_data ""
Tornar amunt
View user's profile
Google
AdSense





Post 13 Sep 2002 12:11 Anuncis



Tornar amunt
layes2



Antiguitat: 03 de desembre 2004
Llocs: 346
Ajudar a: 5


Post 18 de maig 2005 9:09 Re: How to implimente un CDR (rellotge i de la recuperació de les dades) circuits

cdr
youcan ús PLL
dll o
suplementària
o
* N la velocitat de rellotge
Tornar amunt
View user's profile
poder twq



Antiguitat: 10 de juny 2005
Llocs: 374
Ajudat: 3


Post 14 de juny 2005 5:33 Re: How to implimente un CDR (rellotge i de la recuperació de les dades) circuits

pot usar PLL (amb un anell de OSC VCO) per generar múltiples rellotges

amb diferents fases (p.ex. 0, 45, 90, 135, 180, 225, 270, 315),

a continuació, utilitzeu algun algoritme per seleccionar la fase adequada per l'ús de rellotge.




dd2001 va escriure:
Qualsevol sap d'aquest tema? Jo sé aready PLL, però la forma d'aplicar PLL a ella?
Tornar amunt
View user's profile
Post new topic Reply to topic EDAboard.com Índex Fòrum -> Disseny ASIC Metodologies i Eines (digital) -> Com implimente un CDR (rellotge i de la recuperació de les dades) circuits.
Pàgina 1 de 1 Totes les hores són GMT 2 Hores


Abús | | Administrador | | Moderadors | | Ajuda | | Mapa del lloc
RSS tema