| Autor | Missatge |
|---|
qslazio
Antiguitat: 23 maig 2004
Posts: 194
Ajudat: 9
|  15 març 2007 16:26 com quantificar MOS interruptor S / H error lineal per a la solució de ADC? | | |
|
| Suposem que el CMOS switch resistència i la capacitat de mostreig és constant font de tensió i de conducció és ideal. I això S / H es destina a ADC.
Llavors l'única font d'error per a la mostra interruptor CMOS de retenció és la solució de circuit lineal (anem a oblidar-nos d'injecció de càrrega o de pas de).
Mentre es compleixen les condicions anteriors, la solució de les escales lineals únicament a l'entrada una mica per (1-exp (-ts/tau)) "tau = 1 / (Ron × Csamp)". I no introduirà distorsió o el nivell de soroll augmenta. Només les escates del guany del senyal una mica.
La meva pregunta és com és la solució d'aquest error lineal relacionades amb S / H o ENOB ADC o resolució. Com sabem ENOB ADC està relacionat amb SNR que pot ser determinat per anàlisi FFT.
Però quan fem la tensió de la mostra de FFT amb la solució d'error lineal. Sembla que no va a alterar el resultat de SNR molt perquè no hi ha soroll supletoris / s'afegeix distorsió i només les escales de l'entrada d'una mica.
M'ho pregunto perquè ara estic optimitzar un CMOS de mostreig interruptor per ADC delta-sigma amb anàlisi FFT. Perquè vull a reduir la distorsió d'injecció de càrrega Indeco. He de reduir la mida de l'interruptor. Vull saber com és petit puc anar per a la seguretat.
Algú si us plau m'ajudi!
Moltes gràcies. |
|
| Tornar al principi | |
 |
Google
AdSense
| 15 març 2007 16:26 Anuncis | | |
|
|
|
|
| Tornar al principi | |
|
gingerjiang
Antiguitat: 01 de marzo 2006
Posts: 212
Ajudat: 11
| Març 16, 2007 3:23 Re: com quantificar MOS interruptor S / H error lineal per a la solució de | | |
|
| per a l'exercici d'ADC no es degrada, l'S / H circuit necessitat de resoldre a tota la resolució de l'ADC, per la qual cosa l'error de la solució de CAD (-ts/tau) ha de ser menor de LSB / 2 de l'ADC
per reduir l'efecte de la injecció de càrrega, només la disminució de la mida canvi no és suficient. per reduir aquest efecte, la utilització diferencial de l'arquitectura completa i el pla de fons la tècnica de mostreig.
establir la mida de canviar per garantir l'error de mostreig de mostreig de fase dins de tota la resolució.
bona sort |
|
| Tornar al principi | |
|
qslazio
Antiguitat: 23 maig 2004
Posts: 194
Ajudat: 9
| Març 16, 2007 3:48 Re: com quantificar MOS interruptor S / H error lineal per a la solució de | | |
|
| gràcies per contestar.
intuïtivament estic d'acord amb tu en que l'S / H s'ha d'establir dins de la resolució de l'ADC.
Però només sóc assumir la solució de les escales lineals d'error només l'entrada sense l'addició de soroll, em m'equivoco? Si això és correcte, SNR només gota a registre de 20 * (0.99) ≈ 0.0873dB (supose que la solució d'1% d'error lineal), aquest error hauria de ser insignificant. |
|
| Tornar al principi | |
|
gingerjiang
Antiguitat: 01 de marzo 2006
Posts: 212
Ajudat: 11
| Març 16, 2007 5:14 Re: com quantificar MOS interruptor S / H error lineal per a la solució de | | |
|
| Bé, ara crec que la seva opinió és raonable en S / H en circuit
l'ampliació de l'entrada només redueix l'oscil lació del senyal, rang dinàmic, és a dir, aquest efecte és insignificant,
esperar que la opinió d'altres |
|
| Tornar al principi | |
|
qslazio
Antiguitat: 23 maig 2004
Posts: 194
Ajudat: 9
| 27 març 2007 16:49 com quantificar MOS interruptor S / H error lineal per a la solució de ADC? | | |
|
| Hi ha algú em pot ajudar? Si us plau doni els seus comentaris.
Gràcies de nou! |
|
| Tornar al principi | |
|
maxwellequ
Antiguitat: 27 juny 2001
Posts: 185
Ajudat: 11
| 27 març 2007 20:07 Re: com quantificar MOS interruptor S / H error lineal per a la solució de | | |
|
| Qslazio Benvolgut
El que dius és veritat si els condensadors de mostreig són donats d'alta en la fase de celler de la H / S, que és probablement el seu cas (si el valor de la mostra anterior va quedar emmagatzemada en els condensadors, llavors tindria una característica de filtre de pas baix, però encara sense distorsió).
El problema és que els efectes que vostè és voler ignorar (la resistència no-switch lineal, no lineal de les capacitats paràsites dels transistors de commutació que també han de ser carregades) es transformarà aquest "error de guany" en la no-linealitat .... Així, al final, el millor és garantir una "completa" de sedimentació (diferència insignificant és a dir, entre allò real i mostra el valor ideal).
Records.
PS: Per exemple, si suposem que la solució dels S / amplificador H és lineal, llavors no hauria de garantir una "solució total" perquè, de nou, només hi hauria un error de guany. El problema és assegurar que l'amplificador té un ajust lineal ..... |
|
| Tornar al principi | |
|
Btrend
Antiguitat: 26 desembre 2003
Posts: 424
Ajudat: 55
| 28 març 2007 11:33 Re: com quantificar MOS interruptor S / H error lineal per a la solució de | | |
|
| | qslazio va escriure: | gràcies per contestar.
Però només sóc assumir la solució de les escales lineals d'error només l'entrada sense l'addició de soroll, em m'equivoco? Si això és correcte, SNR només gota a registre de 20 * (0.99) ≈ 0.0873dB (supose que la solució d'1% d'error lineal), aquest error hauria de ser insignificant. |
En la meva opinió,
1. , Si un 1% d'error la solució lineal s'aplica a tots els nivells de senyal d'entrada, aquests errors són depent senyal: ΔVmax = Vin_max * exp (-t / τ) = Vin_max * 0.01 = (2 ^ N) VLSB * 0,01
UR és a dir, el soroll serà més gran si l'amplitud d'entrada és més gran.
2. si un 1% d'error lineal és la solució aplicada a 1LSB, aquests d'error és constant,
ΔV = Vin * exp (-t / τ) = VLSB * 0,01
3. (1) si és veritable, llavors SNR ur pot reduir per N * 0.303 0,09 dB, també THD serà pitjor
4. , Si (2) és veritable, llavors SNR ur pot reduir per 0.09dB, com havia declarat o |
|
| Tornar al principi | |
|
