PLD, SPLD, GAL, CPLD, FPGA Disseny - la lògica programable, l'aplicació, FPGA, Xilinx, l'altra, el xiprer, Atmel, VHDL, CPLD, plds

PLD, SPLD, GAL, CPLD, FPGA Disseny Simple i complex dels dispositius lògics programables d'Altera, Cypress, Xilinx. Camp Programable Gate matriu. Dispositiu específic VHDL / Verilog / SystemC preguntes. Etiquetes: FPGA Xilinx, aplicació FPGA, VHDL FPGA, CPLD, plds, PLD lògica, VHDL, Verilog, VLSI, Altera, Cypress, Xilinx, Atmel, lògica programable, Moderador: Super Moderadors		Anar a pàgina 1, 2, 3 ... 223, 224, 225 Següent Anar a la pàgina:
Publicar nou tema	EDAboard.com Índex Fòrum -> PLD, SPLD, GAL, CPLD, FPGA Disseny	Cerca: Marcar tots els temes com a llegits

	Respostes	Autor	Reproduccions	Darrer missatge
Anunci: TOTS ELS E-BOOKS AQUÍ seran esborrats! USUARIS serà avisat!	0	Kluge	3132	21 de març 2007 22:21 Kluge
Anunci: Verilog front VHDL	0	FORUM_RULES	10693	23 novembre 2004 20:50 FORUM_RULES
Problema de retard de sortida de 32 bits de sortida ( 50 punts de sol)	7	khamitkar.ravikant	804	12 maig 2009 8:40 galt_roark
VHDL Funció eficaç per trobar una sèrie de vectors Signat	2	omara007	45	20 de maig 2009 22:36 omara007
Nou projecte d'Idees	2	Mkanimozhi	27	20 de maig 2009 20:16 DoraSzasz
SystemC	1	mani45	27	20 de maig 2009 19:33 pini_1
SystemC ús - compilació de Maquinari i Programari?	2	Ruschi	108	20 de maig 2009 19:29 pini_1
@ Ltera Max7000 (sense "S") la sèrie, programador.	0	Gigillo74	18	20 de maig 2009 15:25 Gigillo74
Dumping de la memòria a VHDL Verilog	0	karper1986	12	20 de maig 2009 14:10 karper1986
Rellotge de la tasca a VHDL Verilog	0	karper1986	21	20 de maig 2009 13:39 karper1986
Novato pregunta - més simple lògica dispositiu	1	mrhamada	57	20 maig 2009 9:56 LoomVortex
M1-SYSMGMT-DEV-KIT: La comunicació entre la fusió-ProAsic	5	LoomVortex	87	20 maig 2009 9:36 LoomVortex
Com puc descriure un multiplicador mitjançant una ROM VHDL?	0	yan25	24	20 maig 2009 8:59 yan25
Introducció al disseny de carreteres i Lloc en VLSIs Per Patrick	0	shitansh	33	20 maig 2009 8:53 shitansh
un error en ISE10.1 però no en ISE6.2	0	ahmadagha23	9	20 maig 2009 7:09 ahmadagha23
Ajuda'm per SDIO	3	alpacinoliu	150	20 maig 2009 4:59 alpacinoliu
Podem utilitzar Labview amb espartà 3A	3	electrò-eng	201	19 maig 2009 23:31 electrò-eng
I2C d'inici i parada de detecció	3	vipulsinha	63	19 maig 2009 23:30 RBB
Processador DLX	1	Mkanimozhi	96	19 maig 2009 19:54 karper1986
El filtratge de soroll en FPGA de vídeo	0	ombadei	57	19 maig 2009 13:28 ombadei
VHDL i Verilog Comparat	4	elcielo	697	19 maig 2009 9:43 pini_1
Variables en VHDL [ Anar a pàgina: 1, 2]	35	ombadei	600	19 maig 2009 9:23 FVM
ajuda, base màquina d'estats amb VHDL nexe 2	7	nicklas_a74	177	19 maig 2009 7:52 nand_gates
On puc trobar VPB especificació de bus?	0	kel8157	6	19 maig 2009 7:49 kel8157
VHDL - rellotge rampes i vora afectació	2	n3utr0	123	19 maig 2009 7:40 kvingle
Necessitem un aclariment Xilinx ISE	4	senthilnathan.rajesh	150	19 maig 2009 7:27 omara007
Xilinx XST procés de síntesi s'està duent a tooooo llarg!	0	omara007	30	19 maig 2009 4:21 omara007
Teclat PS2 lectura VHDL	3	r0nald	78	19 maig 2009 1:53 r0nald
Com puc descriure un multiplicador mitjançant una ROM VHDL?	0	yan25	24	18 de maig 2009 21:20 yan25
Si us plau, ajuda'm! Verilog Xilinx en problemes ....	2	DoraSzasz	51	18 de maig 2009 19:19 DoraSzasz
FPGA d'entrada	0	roddyalan	27	18 de maig 2009 16:31 roddyalan
Generador de polsos Problema	5	Edges	213	18 maig 2009 9:42 Edges
Seqüencial en el disseny VHDL	1	abeltyukov	60	18 maig 2009 6:24 ahmedalzaabi
Com utilitzar un abocador heirarchical estructura VCS?	0	MohEllayali	63	17 de maig 2009 19:54 MohEllayali
FPGA netlist produir en porta?	2	lt.data	108	17 de maig 2009 17:23 FVM
FPGA aplicació d'extracció de característiques del mòdul d'imatges	0	varunmalhotra	63	17 maig 2009 3:40 varunmalhotra
Problemes per a utilitzar Spartan 3A Starter Kit i el cable USB per a JTAG	0	armed23ogm	69	17 maig 2009 3:12 armed23ogm
verilog codi	0	dody_fadel	69	16 de maig 2009 21:34 dody_fadel
Com puc descriure un multiplicador mitjançant una ROM, en VHDL?	0	yan25	27	16 de maig 2009 17:41 yan25
SATA PHY xip	19	cheesent	3231	16 de maig 2009 17:20 iso12
connectar FPGA Virtex-5 a través d'RapidIO DSP TMS320C6474, Srio ...	1	a.nemati	108	15 de maig 2009 16:26 Flemming_Sundance
Modelsim 6.5a i 6.3c PE Student Edition	0	veiledcavalier	84	15 de maig 2009 12:00 veiledcavalier

	EDAboard.com Índex Fòrum -> PLD, SPLD, GAL, CPLD, FPGA Disseny	Totes les hores són GMT 2 Hores Anar a pàgina 1, 2, 3 ... 223, 224, 225 Següent Anar a la pàgina:
Pàgina 1 de 225

Dreceres ràpides:

	Nous llocs			No hi ha missatges nous			Anunci
	Missatges nous [Popular]			No hi ha missatges nous [Popular]